上月舉辦的2022國際超大型積體電路技術研討會，英特爾公司資深副總裁暨封裝∕測試開發事業部總經理Babak Sabi，以工程專家與產業領導者的身分，說明先進封裝生態系所遇到的挑戰，並以英特爾的解決方案為例，闡述現在以及未來的推動方向，更要帶動整個產業的標準化，滿足未來運算需求。
隨著數位時代對於運算需求的增長，處理器核心越來越多、效能越來越強大，一個關鍵問題將逐漸浮上檯面：「該如何提供足夠的資料吞吐量，才能夠維持高效能、高輸出的運算結果？」大數據進一步催生高頻寬、大容量記憶體的需求，但現實情況無法隨心所欲地提升傳輸所需的功耗，需以有效率的方式傳輸大量資料。
位於處理器核心內部的快取記憶體為靜態記憶體（SRAM）結構，儲存單一位元通常需要6個電晶體，享有幾乎與核心一樣快的速度，倘若加大快取記憶體，則十分耗能且需要不小的矽晶片面積；在處理器封裝之外的系統記憶體為動態記憶體（DRAM）結構，儲存單一位元僅需要1個電晶體和1個電容，設計上針對容量最佳化，提升速度反而不是件容易的事。在這兩者之間，HBM（High Bandwidth Memory）以TSV（Through-Silicon Via）堆疊多個晶粒，單一封裝使用1024bit匯流排寬度，以此提供更大的空間和更高的頻寬，但需要更高密度、更先進的封裝技術，盡可能地將HBM封裝至靠近處理器之處。
追求降低每單位位元移動的功耗需求，並持續推動互連頻寬與密度，不僅要求先進封裝需達成全面性的創新，更需要整個產業生態系一同合作，從系統、電路板、封裝再到複合晶粒體（die complex），都有要跨越的城池。英特爾已有推動系統、電路板、封裝、晶粒開發和整合的路線圖，與先進封裝有關的內容包含：
系統層級—透過改良後的晶粒和封裝架構，降低每單位位元移動時所需功耗。
電路板層級—整合光學傳輸，以便繼續提升頻寬速度與密度。
封裝層級—使用次世代熱界面材料（TIM）改善散熱、透過Coax MIL提升電源傳輸效率、共同封裝光學傳輸元件。
複合晶粒體—提升晶粒間的互連頻寬，並制定相互溝通的產業標準（如UCIe）。
追求縮小間距、提升頻寬、改善效率
英特爾的封裝技術擁有悠遠的歷史，包含早已大量使用的覆晶球柵陣列（FC-BGA），封裝尺寸可達56 x 100（mm），基板內含24層金屬層，未來將朝向92 x 92（mm）和26層邁進。
位於封裝基板內部的嵌入式多晶粒互連橋接EMIB（Embedded Multi-die Interconnect Bridge）和3D堆疊Foveros等先進封裝技術，分別已應用至Intel® Stratix® 10 FPGA（尺寸55 x 55 mm、凸塊間距55μm、基板內嵌6個橋接晶片）和代號Lakefield的處理器（尺寸12 x 12 mm、凸塊間距50μm、2層記憶體、1層運算晶粒、1層包含I/O功能的基礎晶粒）。今年EMIB已擴大應用至代號Sapphire Rapids的處理器，並正在研發凸塊間距45μm版本。
眾所期待的Ponte Vecchio，即是應用凸塊間距55μm EMIB和36μm Foveros的尖端工程技術結晶，單一封裝內含47個功能晶片塊（functional tile）加上16個熱傳晶片塊（thermal tile），橫跨5個製程節點，共計超過千億個電晶體。未來代號Meteor Lake的處理器，亦將使用縮小凸塊間距的Foveros。英特爾更會提供新一代Foveros，包含縱向、橫向均可相互連結晶粒的Foveros Omni，凸塊間距再次縮減至25μm，以及銅對銅接合技術的Foveros Direct，間距更縮減至9μm。
整體而言，Foveros Direct所能提供的頻寬，相較Foveros∕Foveros Omni、EMIB，以及採用UCIe規範的多晶片封裝來得更高；另一方面，Foveros Direct每單位位元移動所需的功耗，也是當中最低的。EMIB和Foveros在頻寬和效率方面，迭代之間大約能夠提供40％～70％不同程度的改善。
標準化連接介面並滿足未來需求
晶片分拆理念不僅能夠針對某個功能區塊使用最佳製程生產，更能夠將來自多家廠商的晶片整合至單一封裝之中，大幅度提升良率和上市時間。為了落實真正的晶粒「隨插即用（Plug & Play）」，制定統一的晶粒間傳輸規範是首要之務。英特爾所主導的UCIe（Universal Chiplet Interconnect Express）獲得包含AMD、Arm、ASE、Google Cloud、Meta、Microsoft、Qualcomm、Samsung、TSMC等眾多廠商的支持，讓來自不同廠商、代工廠的晶粒能夠在封裝內相互溝通。
UCIe汲取十分成熟的PCI Express和Compute Express Link產業標準優勢，為生態系注入標準化、開放式、多種協定之外，尚有許多特色，例如提升傳輸效率和2ns以下的延遲時間、高密度並列式傳輸、NRZ編碼支援至32GT/s，並支援多樣化的裝置、不同的製程，以及各式各樣的先進封裝。在標準封裝當中，可達成100μm～130μm凸塊間距、10mm～25mm通道長度，每mm最高可提供224GB/s速率；轉進先進封裝（例如EMIB），凸塊間距則能夠縮減至25μm～55μm，每mm速率則大幅度提升至1317GB/s，有助於實現高密度、高效能的先進封裝產品。
UCIe更是個持續演進，滿足未來10年預期需求的開放式標準，透過不斷提升每單位晶片面積的頻寬，與產業界的實際應用相互契合。
強化散熱與供電效率
異質整合將多個不同功能的主動式晶粒，整合至單一封裝之內。原本散居電路板各處的晶片，聚集在面積更小的單一封裝，此舉對散熱和供電形成挑戰。例如晶粒間的熱阻、緊鄰晶粒傳來的熱干擾，以及堆疊晶粒造成功率密度的提升，都是需要攻克的高牆之一。
採用Foveros Omni和Foveros Direct等更為先進的封裝技術，是能夠有效降低晶粒間熱阻的手段，我們也可以在IHS（Integrated Heat Spreader）與最上層晶粒之間，填入金屬熱界面材料，協助快速導出封裝內部晶粒的運作廢熱。
金屬熱界面材料在現有產品中並不罕見，早已應用多年，隨著進入先進封裝時代，我們要求熱傳導率更好、更低熱阻值的次世代材料，並且要能夠與來自多家不同晶圓製造廠的晶粒達成良好的相容性，同時還要解決先進封裝當中，內部晶粒高度相異的難題，以及驗證長期使用後的可靠度。
改善先進封裝的散熱問題，從晶片設計源頭開始規劃也是個解決方案，設計晶片和封裝時就要考慮到散熱效果。以散熱最佳化為目標，在封裝架構內部規劃晶粒擺放的位置和堆疊。EDA（Electronic Design Automation）工具最好也要能夠共同設計晶片和封裝，以便達成改良散熱的目標。
於晶片封裝中整合電壓調節功能，能夠提升電源供應效率。起初FIVR（Fully Integrated Voltage Regulator）的電感採用以空氣作為核心的ACI（Air Core Inductor）型式，目前客戶端產品則是利用擺放在BGA基板底部的MIA（Magnetic Inductor Array）形式，相較ACI的效率大約提升2％～3％，並透過多相位的方式，提升更寬廣的電流運作範圍。
而伺服器產品則是透過封裝基板的特殊結構Coax MIL，作為FIVR的電感使用，相較ACI可提升3％～4％的效率。英特爾未來還會替Coax MIL導入High Q電感，Q值越高，代表該電感的耗損越小，相較ACI達成10％～12％的電源供應效率改善，未來4年至5年也要讓其電感值翻倍成長。
將來能夠透過Foveros Omni異質整合電壓調節小晶片（chiplet），這個小晶片能夠採用其它的化合物半導體材質（例如氮化鎵）製作，達成高電壓∕高功率轉換應用，再一次地提升電源供應效率。
光學傳輸突破電氣極限
晶片間的HSIO（High Speed Input∕Output）主要透過銅導線傳輸，在過去10年之間，不斷在封裝和電路板之中持續創新，例如制定短距離（short-reach）和長距離（long-reach）傳輸的不同版本，以至於更快的標準如XSR、XSR+。目前銅線傳輸速度最快可達224Gbps SerDes。
近年來不斷提升電路板和封裝基板的品質、改善佈線技巧、降低導線粗糙度，隨著傳輸速度日益增長，我們也不斷尋找介電材料耗損係數（dielectric material loss tangent）表現較佳的材質，甚至導入許多先進技術，讓訊號分析中的「眼圖」開眼程度維持在可接受的範圍。另一方面，提升電氣訊號傳輸速度也需要更多的功率，可預見將會超越整個封裝所能夠負荷的大小。
若要繼續提升頻寬密度並降低每單位位元移動所需能量，I/O相互連結的方式將從電氣訊號轉換至光學訊號，這不是會不會發生，而是什麼時候會發生的問題，10年內將可見到此一重大變革。
英特爾過去已陸續完成封裝整合光學訊號傳輸的展示，初步在交換器的封裝上，以電氣介面連結位於封裝中央的交換器晶粒與四周的光子引擎元件；後來更進一步透過EMIB連結兩者，每mm傳輸速率大於1Tbps，移動每位元所需能量約從10皮（p、10-12）焦耳降低至3皮焦耳。先進封裝技術讓整合光學I/O成為可能，產業也必須要達成可持續拓展的製造技術和最佳化生產良率架構。
我們需要一個結合晶片、封裝、系統層級的完全解決方案，並持續縮小間距，達成異質整合，汲取晶粒對晶粒互連標準的優勢。我們也需要更好的設計系統，能夠完成溫度管理和電源供應，因為這需要從一開始就納入考量，無法以事後追加的方式進行。I/O傳輸效率的未來，則是仰賴光學共同封裝。
先進封裝的未來需要產業夥伴的共同參與，真正完成「隨插即用的標準化」。
