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智原科技採用Cadence益華電腦OrbitIO與SiP佈局工具, 節省60%封裝設計時間

本文作者:Cadence       點擊: 2016-05-06 10:11
前言:
OrbitIO Interconnect Designer(互連設計器)提供SoC及ASIC進行跨 IC封裝/SiP及系統層級的階層式多基板優化設計能力
2016年5月6日--全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)宣佈,ASIC設計服務、SoC暨IP研發銷售領導廠商 ─ 智原科技(Faraday Technology, TWSE:3035)採用Cadence® OrbitIO™互連設計器及Cadence SiP佈局工具,相較於先前封裝設計流程節省達六成時間。
 
OrbitIO及SiP佈局工具支援自動化IC/Package(封裝)/PCB的互連設計和優化,相較於目前利用靜態試算表的方法,能夠進一步改善佈線互連路徑及訊號與電源完整性效能。多基板互連路徑設計在早期設計流程上藉由佈線上的權衡探索和判斷,有效優化設計效能並降低基板複雜度和成本。藉由執行此優化程序,Cadence能夠利用OrbitIO互連設計器的單一平台多樣設計結構環境,大幅減少或甚至消除耗時的重複執行工作,將一般使用試算表且涉及重複執行的凸塊/焊球規劃研究,從幾天或幾週時間縮減至短短幾小時。有關Cadence OrbitIO互連設計器及Cadence SiP佈局工具的詳細資訊請參閱
www.cadence.com/news/Faraday
 
智原科技晶片設計流程暨IP技術處資深處長王志恆表示:「晶粒凸塊的規劃與優化是我們在SoC及ASIC 設計程序中,決定能否達成效能目標的關鍵環節。OrbitIO幫助我們以更具效率的方式達成目標,讓我們節省高達六成的設計時間,同時提供符合顧客期待的成果品質。」
 
Cadence PCB與IC封裝部門研發副總裁 Saugat Sen表示:「我們以顧客需求為第一優先,因此特別強化OrbitIO Interconnect Designer,採全自動的跨域互連路徑優化方法,藉此提升設計流程效率,並達成縮短設計週期及降低產品開發成本的目標。」
 
關於智原科技 
智原科技(Faraday Technology Corporation, TWSE: 3035)為ASIC設計服務暨IP研發銷售領導廠商,總公司位於新竹科學園區,並於美國、日本、歐洲與中國大陸設有研發、行銷據點。智原科技主要提供矽 智財元件(Silicon IP)、客戶訂製特殊應用積體電路(ASIC)及 ASIC 設計方案等服務項目。重要的 IP 產品包括:I/O、Cell Library、Memory Compiler、ARM-compliant CPU、DDR 2/3/4、低功耗DDR 1/2/3、MIPI、V-by-One、MPEG4、H.264、USB 2.0/3.1 Gen 1、10/100/1000 Ethernet、Serial ATA、PCI Express,以及可編程SerDes等數百個週邊數位及混合訊號IP。關於智原提供之設計方案與矽智財IP產品,請參閱智原科技網站:
www.faraday-tech.com
 
關於 Cadence 
Cadence 持續推動全球電子設計創新,在現今的積體電路和電子產品領域中扮演重要角色。客戶利用 Cadence 的軟體、硬體、IP 和服務設計及驗證先進半導體、消費性電子產品、網路與通訊設備,以及電腦系統。公司總部位於加州聖荷西,在世界各地皆設有營業處、設計中心和研究機構服務 全球的電子產業客戶。如需 Cadence 及其產品和服務的詳細資訊,請上網站
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