2015年9月22日--全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)宣佈，AllegroR SiP(系統級封裝)和實體驗證系統(PVS)實現技術已能完整支援台積公司的整合型扇出型(InFO)封裝技術。透過提供可自動化設計規則檢查(DRC)流程的整合式解決方案，Allegro SiP設計軟體工具和PVS可協助台積公司客戶縮短InFO的設計與驗證週期。
台積公司的InFO先進晶圓級封裝技術可提供具成本效益的系統微縮，以提升系統頻寬，並降低功耗與元件尺寸。相較於與其它技術，InFO是行動和物聯網(IoT)應用的理想方案。
在與台積公司合作實現InFO技術時，Cadence為Allegro SiP Layout開發了新的IC封裝技術，以滿足InFO的特定設計需求，並為設計人員提供多項特性，能符合並確認InFO設計的設計規則、佈局結構與金屬密度要求。Cadence量身打造了光罩產生(mask-generation)技術，能以GDSII格式準確地表示InFO設計結構，讓設計人員能先確認光罩的準確度，才將資料提交給台積公司進行製造。
Cadence PCB部門產品管理總監Keith Felton表示：「隨著行動與IoT應用的需求成長，市場對於先進封裝技術的要求也跟著提高。結合我們自有的IC封裝設計與IC實體驗證專業技術，以及我們與台積公司的合作經驗，讓我們成功開發出特定的InFO佈局與驗證特性，以滿足設計時的製造需求，因此能縮短設計週期並加快上市時程。」
台積公司設計基礎架構行銷事業部資深協理Suk Lee表示：「藉由與我們以及共有的主要客戶共同合作，Cadence能夠因應InFO封裝的獨特要求，並開發出一套有效、且完整的解決方案。此整合式工具流程能將IC封裝設計與IC製造兩個領域銜接在一起，最終將能讓我們成功地全面佈署InFO封裝技術。」
更多有關Cadence Allegro SiP工具和PVS解決方案的訊息，請瀏覽http://www.cadence.com/news/InFO。
台積公司的InFO先進晶圓級封裝技術可提供具成本效益的系統微縮，以提升系統頻寬，並降低功耗與元件尺寸。相較於與其它技術，InFO是行動和物聯網(IoT)應用的理想方案。
在與台積公司合作實現InFO技術時，Cadence為Allegro SiP Layout開發了新的IC封裝技術，以滿足InFO的特定設計需求，並為設計人員提供多項特性，能符合並確認InFO設計的設計規則、佈局結構與金屬密度要求。Cadence量身打造了光罩產生(mask-generation)技術，能以GDSII格式準確地表示InFO設計結構，讓設計人員能先確認光罩的準確度，才將資料提交給台積公司進行製造。
Cadence PCB部門產品管理總監Keith Felton表示：「隨著行動與IoT應用的需求成長，市場對於先進封裝技術的要求也跟著提高。結合我們自有的IC封裝設計與IC實體驗證專業技術，以及我們與台積公司的合作經驗，讓我們成功開發出特定的InFO佈局與驗證特性，以滿足設計時的製造需求，因此能縮短設計週期並加快上市時程。」
台積公司設計基礎架構行銷事業部資深協理Suk Lee表示：「藉由與我們以及共有的主要客戶共同合作，Cadence能夠因應InFO封裝的獨特要求，並開發出一套有效、且完整的解決方案。此整合式工具流程能將IC封裝設計與IC製造兩個領域銜接在一起，最終將能讓我們成功地全面佈署InFO封裝技術。」
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關於益華電腦(Cadence)
Cadence（納斯達克：CDNS）益華電腦致力於推動全球電子設計的創新，於現今IC與電子領域具有舉足輕重地位。客戶利用益華電腦的軟體、硬體、智財與服務，設計並驗 證先進半導體、消費性電子產品、網路架構、網通設備與電腦系統。益華電腦總部位於加州聖荷西市，世界各地皆設有營業處、設計中心與研發機構，就近為全球電 子業者提供服務。進一步瞭解本公司、產品與服務，請前往公司網站：www.cadence.com。
Cadence（納斯達克：CDNS）益華電腦致力於推動全球電子設計的創新，於現今IC與電子領域具有舉足輕重地位。客戶利用益華電腦的軟體、硬體、智財與服務，設計並驗 證先進半導體、消費性電子產品、網路架構、網通設備與電腦系統。益華電腦總部位於加州聖荷西市，世界各地皆設有營業處、設計中心與研發機構，就近為全球電 子業者提供服務。進一步瞭解本公司、產品與服務，請前往公司網站：www.cadence.com。
