簡介
高速的類比到數位轉換器想要達到最佳性能，必須使用乾淨的直流電源。嘈雜的電源會造成SNR（信號雜訊比）降低，及/或ADC輸出信號中令人討厭的寄生信號。本文提供ADC的電源域與敏感度的背景資訊，並介定高速ADC電源的基本準則。
類比與數位電源
現在大多數的高速類比到數位轉換器至少有兩組電源域，一組類比電源（AVDD），以及一組數位與輸出驅動器電源（DRVDD）。某些轉換器備有一組附加的類比電源，通常在討論時，也應該要像這裡一樣，視為是一組額外的 AVDD電源。轉換器上的類比電源和數位電源分開，以防止數位切換雜訊（特別是輸出驅動器產生的雜訊）干擾到類比取樣所做的取樣和處理，而這位於晶片的類比端。如果讓數位輸出切換雜訊灌回到晶片的類比輸入端或時脈輸入端，或經由電源進入晶片的類比端，則視取樣到的信號，這種雜訊可能會取得顯著的頻率量，也很容易降低雜訊性能與寄生信號性能。
對大多數的高速類比到數位轉換器而言，我們建議使用兩個獨立的電壓源AVDD和DRVDD。這兩個電壓源需有充分的隔離，以避免轉換器上的DRVDD電壓源有任何數位切換雜訊進入 AVDD電壓源。通常我們會使用獨立的穩壓器來產生 AVDD和DRVDD，但是，如果能在兩組電壓源之間實做出充分的濾波電路，通常也可以用一組電壓源得到合用的性能。
ADC的電源敏感性 -PSRR
決定高速ADC對電源雜訊的敏感性，方法之一是在轉換器的電源軌上，施加一個已知的頻率，以檢查其電源拒斥力，並觀察出現在轉換器輸出頻譜上的產出頻率。觀察輸入信號的相對電壓源，對比出現在頻譜上的信號，可量測出轉換器在額定頻率下的電源拒斥比（PSRR）。下圖顯示了典型的高速ADC，其PSRR與頻率的關係。圖中的資料是由打在評估板上，並加入旁路電容器的晶片所收集而來的──這種方法顯示了典型應用中，電源雜訊在晶片上的響應。請注意，在這種情況下，轉換器的PSRR在低頻處要高得多，在高於10MHz附近則明顯降低。
圖 1：典型的ADC電源拒斥力對頻率效能圖
PSRR資訊讓設計人員確定在電源上可容許的漣波準位，以防止雜訊影響了這顆轉換器的性能。舉例來說，如果轉換器的電源上在500kHz處有5 mVp-p漣波，由下面的PSRR圖可知，在這個頻率下約可提供58 dB拒斥力。所以當轉換器為滿刻度，即2Vp-p時，原來的5mV信號為52 dB，低於滿刻度輸入值，因此信號會由額外的58 dB再衰減到110 dB以下，低於轉換器電源滿刻度。這樣設計人員就可以使用轉換器的PSRR資料，來確定在額定的某一個頻率下，轉換器電源所容許的漣波。因此，如果轉換器的電源含有某個已知頻率的漣波（例如從上游的切換式轉換器帶過來的），這種方法就可用來確定必加的外部濾波電路，以衰減這種雜訊到可容許的準位。
這種分析是假定在額定的電源上，只有一個頻率存在。在電源上的雜訊會有額外的頻率內容，並依電源是怎麼取得的，以及還有哪些元件是由該電源供電的而定。這樣的情況下，設計人員必須確保電源有充分的濾波，以衰減雜訊。請記住，在ADC輸入信號中，我們想要的頻帶以外，但在其他奈奎斯區以內的雜訊，由於ADC輸入的寬頻本質，是會折疊進我們想要的頻帶中的。
線性穩壓器探討
傳統上，線性穩壓器是用來提供乾淨的電源給轉換器的 AVDD電源軌和DRVDD電源軌。低壓差線性穩壓器（LDO）可提供優良的低頻雜訊拒斥力一直到約1MHz。典型LDO控制迴路的頻寬就是到這個頻率為止，而較高頻的信號則會穿過穩壓器，幾乎沒怎麼衰減。超過這個頻率的雜訊，必須在LDO後方採用額外的濾波，給予衰減來阻止高頻雜訊到達 ADC。典型的作法是組合鐵氧體磁珠（ferrite bead）、大型去耦合電容（bulk decoupling）與局部電源去耦合電容，就可以衰減掉由線性穩壓器上穿過的任何高頻雜訊。在設計電源濾波器時，必須小心使用串聯的電感性元件，以確保在開機和關機時，電感性元件的「反彈額」不會讓電源電壓不足，進而危及轉換器。
圖 2：由LDO供電，並加上濾波器的ADC
此外，由於切換式轉換器常會用於LDO的上游，設計人員必須確保切換式轉換器的頻率能夠由LDO/濾波器電路充分抑制住。現代的切換式轉換器正朝向越來越高的切換頻率來發展，將會高於典型LDO的迴路頻寬。這些高頻率切換式轉換器的雜訊，可以很容易就穿過 LDO，所以必須被下游的濾波器衰減掉。
雖然線性穩壓器在用來提供乾淨的電源給ADC時，表現得很出色，但其主要的缺點就是在於效率。由於必須視線性穩壓器的輸入電壓而定，因此LDO的效率是非常低的。為了改進效率，而刻意提供一個略高於 LDO壓差的電壓，往往會增加額外的電源級，為電源的設計增加了成本與複雜度。
切換式穩壓器探討
有史以來，切換式穩壓器還沒有人推薦來直接供電給ADC。不過，今日的切換式穩壓器技術，當結合切換式穩壓器後方濾波（post-switcher filtering）、精心的設計與佈線的準則之後，這些穩壓器就可用來為許多高速的類比到數位轉換器，當作更有效率的電源解決方案。如圖 2所示，切換式穩壓器可提供高達 95％的效率，比起LDO更能讓系統的功率消耗顯著降低。對於單一1.8V電源，消耗780mW的ADC，使用切換式穩壓電源，可以從整體的系統功率消耗上，節省640mW以上。由於切換式的電源設計，在PCB上產生的整體熱量是較低的，省下了線性電源級所需要的散熱，可減少潛在需要的額外冷卻措施，如風扇和散熱器等。
圖3：切換式穩壓器的典型效率值
但是，切換式穩壓器的確會產生雜訊，必須藉由精心的設計與佈線的準則才控制的了。切換式電源產生的雜訊主要分為兩類：切換漣波與高頻雜訊。對於固定頻率切換式穩壓器而言，切換漣波會產生能量於切換頻率及其倍頻。高頻雜訊則是在轉換器中，由於電壓和電流的快速轉態所產生的。典型的1 -5ns上升時間，在70-350MHz的範圍下就會產生能量。這兩個雜訊源都必須有足夠的濾波，以阻止其干擾轉換器的操作──會降低性能。這可能需要使用多級 LC濾波器，以減少漣波並衰減雜訊。為了保持DC穩壓，切換電源控制迴路可以靠近兩個輸出濾波器級。這需要一個交越頻率較低的迴路，以維持穩定。ADC對直流電源所展現的負載特性，基本上由DC到時脈頻率，都是成正比的。因為負載值為定數，切換式穩壓器的暫態響應相對而言是較不重要的，在這種情況下，低迴路交越是可以接受的。穩壓器的外部補償讓這件事變得更容易些。
為輸出電源電壓做充分的雜訊濾波是非常重要的，而且設計人員必須確保磁性元件（電感）的磁場或電場耦合越小越好，磁性元件包括電源中所有的平衡─不平衡變壓器（balun）及一般變壓器，特別是與 ADC的時脈或信號路徑混在一起的那些。將電源中的電感元件放置在PCB的另一側，並遠離敏感的 ADC時脈與輸入相關電路，有助於減少這種耦合。
電源去耦合
高速ADC雖然提供穩定的整體負載給電源，但是在ADC的取樣率與頻率的諧波信號上，也的確需要快速的電流轉換。由於電路板與走線的電感量限制了電源可迅速提供的電流量，因此ADC所需的高頻電流是由電路板上的電源去耦合電容所提供的。供電給高速的ADC時，電源的大型去耦合電容與局部去耦合電容（在ADC接腳邊）這兩種應該都得用上。大型去耦合電容儲存電荷，以對電源面與眾多局部去耦合電容充電，而局部去耦合電容則供應ADC所需要的高頻電流。由於有效的去耦合可以將高頻電源的暫態響應，限制在非常靠近產生暫態響應的IC附近，也使得電路板所產生的EMI最小。
一般的作法是，每個 ADC電源軌至少會加上一顆大型去耦合電容。大型去耦合電容應在10uF與22uF之間，而且是低ESR的陶瓷電容或鉭質電容。至於局部去耦合電容，一般會建議每一支電源接腳就放一顆。這些局部去耦合電容應該使用低ESR，介於0.01uF與0.1uF之間的陶瓷電容，並盡可能靠近ADC電源接腳。這些電容應該用導孔打到非常靠近ADC電源接腳的電源面。如果ADC是由PCB緊密的耦合面來供電的話，電源面與接地面所形成的電容也會提供局部去耦合的效果。如果這些耦合面相對較大，而且相距不到5 mil，耦合面之間的電容就會提供一個非常有效的去耦合機制。耦合面之間的電容與局部旁路電容便可一起提供ADC所需要的高頻電流。
接地
ADC的接地是電源方程式中的一塊重要拼圖。現在許多 ADC會使用LFCSP封裝，這種封裝在底部有一片接地金屬板。這片金屬板是用來幫晶片散熱，而在許多晶片上，這片金屬板是晶片唯一的接地處。因此這片接地金屬板必須銲在電路板的接地銲墊上，並打幾個導孔到接地面。
ADC接地面的雜訊也會降低性能。數位電路的返回電流流經ADC區時，常會發生接地面雜訊。設計人員應採取措施，以確保這種嘈雜的接地面電流不會流經ADC附近。通常我們會建議使用一大片接地面，但為了隔離嘈雜的接地電流，也會要求將接地面切割開來。
結論
ADC電源的實作對晶片的性能會產生重大影響。遵守本文所建議的準則，就可以設計出有效的ADC電源。為特定的ADC能找到的第一個電源參考資料，就是ADC的評估板。ADI所有的ADC都準備了具備電源電路的評估板。研究評估板的電源架構，以及去耦合與佈線的運用，是開始 ADC的電源設計的最佳起點。
高速的類比到數位轉換器想要達到最佳性能，必須使用乾淨的直流電源。嘈雜的電源會造成SNR（信號雜訊比）降低，及/或ADC輸出信號中令人討厭的寄生信號。本文提供ADC的電源域與敏感度的背景資訊，並介定高速ADC電源的基本準則。
類比與數位電源
現在大多數的高速類比到數位轉換器至少有兩組電源域，一組類比電源（AVDD），以及一組數位與輸出驅動器電源（DRVDD）。某些轉換器備有一組附加的類比電源，通常在討論時，也應該要像這裡一樣，視為是一組額外的 AVDD電源。轉換器上的類比電源和數位電源分開，以防止數位切換雜訊（特別是輸出驅動器產生的雜訊）干擾到類比取樣所做的取樣和處理，而這位於晶片的類比端。如果讓數位輸出切換雜訊灌回到晶片的類比輸入端或時脈輸入端，或經由電源進入晶片的類比端，則視取樣到的信號，這種雜訊可能會取得顯著的頻率量，也很容易降低雜訊性能與寄生信號性能。
對大多數的高速類比到數位轉換器而言，我們建議使用兩個獨立的電壓源AVDD和DRVDD。這兩個電壓源需有充分的隔離，以避免轉換器上的DRVDD電壓源有任何數位切換雜訊進入 AVDD電壓源。通常我們會使用獨立的穩壓器來產生 AVDD和DRVDD，但是，如果能在兩組電壓源之間實做出充分的濾波電路，通常也可以用一組電壓源得到合用的性能。
ADC的電源敏感性 -PSRR
決定高速ADC對電源雜訊的敏感性，方法之一是在轉換器的電源軌上，施加一個已知的頻率，以檢查其電源拒斥力，並觀察出現在轉換器輸出頻譜上的產出頻率。觀察輸入信號的相對電壓源，對比出現在頻譜上的信號，可量測出轉換器在額定頻率下的電源拒斥比（PSRR）。下圖顯示了典型的高速ADC，其PSRR與頻率的關係。圖中的資料是由打在評估板上，並加入旁路電容器的晶片所收集而來的──這種方法顯示了典型應用中，電源雜訊在晶片上的響應。請注意，在這種情況下，轉換器的PSRR在低頻處要高得多，在高於10MHz附近則明顯降低。
圖 1：典型的ADC電源拒斥力對頻率效能圖
PSRR資訊讓設計人員確定在電源上可容許的漣波準位，以防止雜訊影響了這顆轉換器的性能。舉例來說，如果轉換器的電源上在500kHz處有5 mVp-p漣波，由下面的PSRR圖可知，在這個頻率下約可提供58 dB拒斥力。所以當轉換器為滿刻度，即2Vp-p時，原來的5mV信號為52 dB，低於滿刻度輸入值，因此信號會由額外的58 dB再衰減到110 dB以下，低於轉換器電源滿刻度。這樣設計人員就可以使用轉換器的PSRR資料，來確定在額定的某一個頻率下，轉換器電源所容許的漣波。因此，如果轉換器的電源含有某個已知頻率的漣波（例如從上游的切換式轉換器帶過來的），這種方法就可用來確定必加的外部濾波電路，以衰減這種雜訊到可容許的準位。
這種分析是假定在額定的電源上，只有一個頻率存在。在電源上的雜訊會有額外的頻率內容，並依電源是怎麼取得的，以及還有哪些元件是由該電源供電的而定。這樣的情況下，設計人員必須確保電源有充分的濾波，以衰減雜訊。請記住，在ADC輸入信號中，我們想要的頻帶以外，但在其他奈奎斯區以內的雜訊，由於ADC輸入的寬頻本質，是會折疊進我們想要的頻帶中的。
線性穩壓器探討
傳統上，線性穩壓器是用來提供乾淨的電源給轉換器的 AVDD電源軌和DRVDD電源軌。低壓差線性穩壓器（LDO）可提供優良的低頻雜訊拒斥力一直到約1MHz。典型LDO控制迴路的頻寬就是到這個頻率為止，而較高頻的信號則會穿過穩壓器，幾乎沒怎麼衰減。超過這個頻率的雜訊，必須在LDO後方採用額外的濾波，給予衰減來阻止高頻雜訊到達 ADC。典型的作法是組合鐵氧體磁珠（ferrite bead）、大型去耦合電容（bulk decoupling）與局部電源去耦合電容，就可以衰減掉由線性穩壓器上穿過的任何高頻雜訊。在設計電源濾波器時，必須小心使用串聯的電感性元件，以確保在開機和關機時，電感性元件的「反彈額」不會讓電源電壓不足，進而危及轉換器。
圖 2：由LDO供電，並加上濾波器的ADC
此外，由於切換式轉換器常會用於LDO的上游，設計人員必須確保切換式轉換器的頻率能夠由LDO/濾波器電路充分抑制住。現代的切換式轉換器正朝向越來越高的切換頻率來發展，將會高於典型LDO的迴路頻寬。這些高頻率切換式轉換器的雜訊，可以很容易就穿過 LDO，所以必須被下游的濾波器衰減掉。
雖然線性穩壓器在用來提供乾淨的電源給ADC時，表現得很出色，但其主要的缺點就是在於效率。由於必須視線性穩壓器的輸入電壓而定，因此LDO的效率是非常低的。為了改進效率，而刻意提供一個略高於 LDO壓差的電壓，往往會增加額外的電源級，為電源的設計增加了成本與複雜度。
切換式穩壓器探討
有史以來，切換式穩壓器還沒有人推薦來直接供電給ADC。不過，今日的切換式穩壓器技術，當結合切換式穩壓器後方濾波（post-switcher filtering）、精心的設計與佈線的準則之後，這些穩壓器就可用來為許多高速的類比到數位轉換器，當作更有效率的電源解決方案。如圖 2所示，切換式穩壓器可提供高達 95％的效率，比起LDO更能讓系統的功率消耗顯著降低。對於單一1.8V電源，消耗780mW的ADC，使用切換式穩壓電源，可以從整體的系統功率消耗上，節省640mW以上。由於切換式的電源設計，在PCB上產生的整體熱量是較低的，省下了線性電源級所需要的散熱，可減少潛在需要的額外冷卻措施，如風扇和散熱器等。
圖3：切換式穩壓器的典型效率值
但是，切換式穩壓器的確會產生雜訊，必須藉由精心的設計與佈線的準則才控制的了。切換式電源產生的雜訊主要分為兩類：切換漣波與高頻雜訊。對於固定頻率切換式穩壓器而言，切換漣波會產生能量於切換頻率及其倍頻。高頻雜訊則是在轉換器中，由於電壓和電流的快速轉態所產生的。典型的1 -5ns上升時間，在70-350MHz的範圍下就會產生能量。這兩個雜訊源都必須有足夠的濾波，以阻止其干擾轉換器的操作──會降低性能。這可能需要使用多級 LC濾波器，以減少漣波並衰減雜訊。為了保持DC穩壓，切換電源控制迴路可以靠近兩個輸出濾波器級。這需要一個交越頻率較低的迴路，以維持穩定。ADC對直流電源所展現的負載特性，基本上由DC到時脈頻率，都是成正比的。因為負載值為定數，切換式穩壓器的暫態響應相對而言是較不重要的，在這種情況下，低迴路交越是可以接受的。穩壓器的外部補償讓這件事變得更容易些。
為輸出電源電壓做充分的雜訊濾波是非常重要的，而且設計人員必須確保磁性元件（電感）的磁場或電場耦合越小越好，磁性元件包括電源中所有的平衡─不平衡變壓器（balun）及一般變壓器，特別是與 ADC的時脈或信號路徑混在一起的那些。將電源中的電感元件放置在PCB的另一側，並遠離敏感的 ADC時脈與輸入相關電路，有助於減少這種耦合。
電源去耦合
高速ADC雖然提供穩定的整體負載給電源，但是在ADC的取樣率與頻率的諧波信號上，也的確需要快速的電流轉換。由於電路板與走線的電感量限制了電源可迅速提供的電流量，因此ADC所需的高頻電流是由電路板上的電源去耦合電容所提供的。供電給高速的ADC時，電源的大型去耦合電容與局部去耦合電容（在ADC接腳邊）這兩種應該都得用上。大型去耦合電容儲存電荷，以對電源面與眾多局部去耦合電容充電，而局部去耦合電容則供應ADC所需要的高頻電流。由於有效的去耦合可以將高頻電源的暫態響應，限制在非常靠近產生暫態響應的IC附近，也使得電路板所產生的EMI最小。
一般的作法是，每個 ADC電源軌至少會加上一顆大型去耦合電容。大型去耦合電容應在10uF與22uF之間，而且是低ESR的陶瓷電容或鉭質電容。至於局部去耦合電容，一般會建議每一支電源接腳就放一顆。這些局部去耦合電容應該使用低ESR，介於0.01uF與0.1uF之間的陶瓷電容，並盡可能靠近ADC電源接腳。這些電容應該用導孔打到非常靠近ADC電源接腳的電源面。如果ADC是由PCB緊密的耦合面來供電的話，電源面與接地面所形成的電容也會提供局部去耦合的效果。如果這些耦合面相對較大，而且相距不到5 mil，耦合面之間的電容就會提供一個非常有效的去耦合機制。耦合面之間的電容與局部旁路電容便可一起提供ADC所需要的高頻電流。
接地
ADC的接地是電源方程式中的一塊重要拼圖。現在許多 ADC會使用LFCSP封裝，這種封裝在底部有一片接地金屬板。這片金屬板是用來幫晶片散熱，而在許多晶片上，這片金屬板是晶片唯一的接地處。因此這片接地金屬板必須銲在電路板的接地銲墊上，並打幾個導孔到接地面。
ADC接地面的雜訊也會降低性能。數位電路的返回電流流經ADC區時，常會發生接地面雜訊。設計人員應採取措施，以確保這種嘈雜的接地面電流不會流經ADC附近。通常我們會建議使用一大片接地面，但為了隔離嘈雜的接地電流，也會要求將接地面切割開來。
結論
ADC電源的實作對晶片的性能會產生重大影響。遵守本文所建議的準則，就可以設計出有效的ADC電源。為特定的ADC能找到的第一個電源參考資料，就是ADC的評估板。ADI所有的ADC都準備了具備電源電路的評估板。研究評估板的電源架構，以及去耦合與佈線的運用，是開始 ADC的電源設計的最佳起點。
